Table of contents

  • This session has been presented March 20, 2026 (10:00 - 11:00).

Description

  • Speaker

    Brice Colombier - Laboratoire Hubert Curien, Université Jean Monnet, Saint-Étienne

Le mécanisme d'encapsulation de clé Classic McEliece faisait partie des candidats toujours en lice au dernier tour du processus de standardisation de la cryptographie post-quantique initié par le NIST en 2016. Fondé sur les codes correcteurs d'erreurs, en particulier autour du cryptosystème de Niederreiter, sa sécurité n'a pas été fondamentalement remise en cause. Néanmoins, un aspect important du processus de standardisation était l'évaluation des implémentations face aux attaques physiques, par observation des canaux auxiliaires ou par injection de fautes.

 

Dans cette présentation, nous présenterons une série de travaux balayant un large spectre d'attaques physiques appliquées à Classic McEliece, allant de l'injection de fautes par laser aux attaques par observation des canaux auxiliaires non-supervisées. Nous mettrons également en évidence des aspects théoriques liées aux vulnerabilités exploitées, et des pistes de contre-mesures.

Autre

Présentation en Anglais (slides en Anglais)
Talk in English (slides in English)

Practical infos

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  • Securing processor's microarchitecture against SCA in a post-quantum cryptography setting

    • October 16, 2026 (10:00 - 11:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

    Speaker : Vincent MIGLIORE - LAAS-CNRS

    Hardware microarchitecture is a well-known source of side-channel leakages, providing a notable security reduction of standard cryptographic algorithms (e.g. AES) if not properly addressed by software or hardware. In this talk, we present new design approaches to harden processor's microarchitecture against power-based side-channel attacks, relying on configurable and cascadable building blocks[…]

    • SemSecuElec

    • Side-channel

    • Micro-architectural vulnerabilities

  • Onysis: A secure European SoC FPGA 

    • November 13, 2026 (10:00 - 11:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

    Speaker : Adrien GRASSEIN - Nanoxplore

    Developed in collaboration with the DGA, the Onysis project introduces a European SoC FPGA designed to embed advanced hardware security features. This presentation will provide an overview of the Onysis architecture, focusing specifically on its native mechanisms to protect critical systems. We will detail the implementation of its integrated security subsystem, covering the secure boot sequence[…]

    • SemSecuElec

  • Using High Level Profiling Data to Early Assess the Fault Tolerance of Complex Digital Components

    • November 13, 2026 (11:00 - 12:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

    Speaker : Luc NOIZETTE - Nuclétudes (filiale Ariane group)

    This presentation outlines an innovative methodology for estimating the fault tolerance of complex components based on application profiling obtained using a high-level virtual platform.  A derating factor, derived exclusively from profiling metrics (e.g., lifetime in memory and registers), is calibrated using a reliability dataset collected from a set of benchmarks.  Applying it to test softwares[…]

    • SemSecuElec

    • Fault injection

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