Table of contents

Description

  • Speaker

    Eloise Delolme - LabHC

Les générateurs de nombres aléatoires matériels basés sur des oscillateurs en anneau (RO-TRNGs) exploitent le jitter d’horloge comme source d’aléa afin de produire des séquences de bits aléatoires. Parmi ces architectures, le MURO-TRNG repose sur un modèle stochastique complexe qui suppose notamment l’indépendance des oscillateurs. Toutefois, dans la pratique, les oscillateurs en anneau sont sensibles à leur environnement (tension d’alimentation, température, logique environnante, couplages physiques, etc.), ce qui peut modifier leur fréquence d’oscillation libre et conduire au verrouillage des oscillateurs, remettant en cause cette hypothèse fondamentale.

 

Cette présentation reprend d'un côté les principaux résultats de l'étude empirique permettant d'identifier les facteurs favorisant l'apparition du verrouillage afin d'établir des recommandations d'implantation. 

D'un autre côté, une nouvelle métrique de détection est proposée afin de pallier les limitations des métriques issus de l'état de l'art. La notion d'influence mutuelle, plus large que le verrouillage total, est introduite. La métrique vérifie l'uniformité des différences de phases sur la période grâce à un test statistique d'adéquation à une loi uniforme. Elle permet de détecter avec précision des rapports de fréquences défavorables à la génération d'aléa, qu'ils soient présent dès la conception ou qu'ils résultent d'une dégradation suite à une attaque ou une influence mutuelle d'origine physique.

Enfin, la faisabilité de l'embarquement de cette méthode est étudiée. Une solution basée sur le lemme d'empilement est proposée, permettant une détection efficace des phénomènes d'influence mutuelle et des rapports de fréquences problématiques pour la génération d'aléa entre différentes paires d'oscillateurs échantillonnés.

Autre

Présentation en Français (slides en Anglais) 

Talk in French (slides in English)

Practical infos

Next sessions

  • Protection des processeurs modernes face à la vulnérabilité Spectre

    • April 24, 2026 (10:00 - 11:00)

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    Dans la quête permanente d'une puissance de calcul plus rapide, les processeurs modernes utilisent des techniques permettant d'exploiter au maximum leurs ressources. Parmi ces techniques, l'exécution spéculative tente de prédire le résultat des instructions dont l'issue n'est pas encore connue, mais dont dépend la suite du programme. Cela permet au processeur d'éviter d'être inactif. Cependant,[…]

    • SemSecuElec

    • Micro-architectural vulnerabilities

  • Post-Quantum Cryptography Accelerated by a Superscalar RISC-V Processor

    • April 24, 2026 (11:00 - 12:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

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    Two major changes are currently taking place in the embedded processor ecosystem: open source with the RISC-V instruction set, which could replace the ARM one, and post-quantum cryptography (PQC), which could replace classic asymmetric cryptography algorithms to resist quantum computers.In this context, this thesis investigates the improvement of embedded processor performance, generally for[…]

    • SemSecuElec

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  • HDL simulation for Masked Software Verification

    • May 29, 2026 (10:00 - 11:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

    Speaker : Quentin Meunier - Sorbonne Univ. Lip6

    Masking is a countermeasure against Side-Channel Attacks (SCA) that aims to ensure that intermediate computations in an algorithm have secret-independent distributions through the use of random variables. This theoretically prevents SCAs, as power consumption is directly linked to the values manipulated by the program or hardware device. Designing a masking scheme is often non-trivial, and a[…]

    • SemSecuElec

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    • June 26, 2026 (10:00 - 11:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

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    Embedded programs (including those on smart cards) are often developed in C and then compiled for the embedded processor. Sometimes they are modified by hand to incorporate countermeasures (fault attacks, etc.), but care must be taken to ensure that this does not disrupt normal program execution and that the countermeasure is actually adequate for blocking the attacks.In the process, it is[…]

    • SemSecuElec

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    • Formal methods

  • Securing processor's microarchitecture against SCA in a post-quantum cryptography setting

    • October 16, 2026 (10:00 - 11:00)

    • IETR - University of Rennes - Campus de BEAULIEU - Bâtiment 11D, salle numéro 18

    Speaker : Vincent MIGLIORE - LAAS-CNRS

    Hardware microarchitecture is a well-known source of side-channel leakages, providing a notable security reduction of standard cryptographic algorithms (e.g. AES) if not properly addressed by software or hardware. In this talk, we present new design approaches to harden processor's microarchitecture against power-based side-channel attacks, relying on configurable and cascadable building blocks[…]

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