Description
Les systèmes électroniques embarqués et leurs logiciels associés sont omniprésents dans un nombre sans cesse croissant d'applications de la vie courante, industrielles et gouvernementales. La sécurité de ces systèmes est un enjeu sociétal, économique et de souveraineté majeure. Ce besoin se traduit par des activités en recherche et développement de plus en plus importantes par les scientifiques, les industriels et les services gouvernementaux, et ceci particulièrement dans la région rennaise qui héberge de nombreux acteurs du domaine.
D'une manière générale, le séminaire portera sur l'étude, l'analyse et l'évaluation des performances et de sécurité, la validation, et les aspects réglementaires des différents éléments des systèmes électroniques embarqués sécurisés. Tous ces points seront abordés théoriquement et/ou expérimentalement. Parmi les différentes thématiques abordées lors du séminaire on trouve : les briques de base et les composants sur circuits électroniques (FPGA, ASIC, cartes à puce, microcontrôleurs), leurs logiciels embarqués, les primitives cryptographiques, crypto-processeurs, accélérateurs de calculs cryptographiques, stockage sécurisé, liens de communication sur puce sécurisés, etc. On trouve aussi la conception d'architectures sécurisées et la conception conjointe matérielle/logicielle, les performances des implantations, les mécanismes de sécurité (contre-mesures actives et passives, sécurisation des systèmes de test de circuits, sécurisation des mémoires, sécurisation des communications sur puce, etc.), les attaques par canaux cachés/auxiliaires et injection de fautes, les méthodes et d'outils de rétro-conception, et les outils de CAO et formels pour l'électronique (en phase de conception ou en phase de test.
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- Vianney Lapôtre (Université Bretagne Sud, Lab-STICC)
- Rachid Dafali (DGA)
- Fanny Le Boulch (IETR) - assistante
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Le comité scientifique est en charge de l’organisation et de la programmation du séminaire.
Il est composé des personnes suivantes :- Vianney Lapôtre (Université Bretagne Sud, Lab-STICC)
- Rachid Dafali (DGA)
- David Elleouet (DGA)
- Youri Helen (DGA)
- Ruben Salvador (CentraleSupélec, IRISA)
- Jordane Lorandel (Université de Rennes, IETR)
- Maria Mendez Real (Université Bretagne Sud, Lab-STICC)
- Ronan Lashermes (Rambus)
- Guénaël Renault (ANSSI)
- Jose Lopes Esteves (ANSSI)
Chaque séance du séminaire sera composée de deux présentations de 45 minutes suivies, chacune, d’une séance de questions pour un créneau total d’une heure par orateur.
Si le besoin s’en fait sentir, le comité scientifique pourra proposer deux exposés courts de 25 minutes en lieu et place d’une présentation standard.
Étant donné que le séminaire a une vocation pluridisciplinaire, il est souhaitable que l’orateur prenne le temps de motiver la problématique qu’il étudie et l’explique dans le langage le plus clair possible.
Infos pratiques
Prochains exposés
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Chamois: Formally verified compilation for optimisation and security
Orateur : David MONNIAUX - CNRS - Verimag
Embedded programs (including those on smart cards) are often developed in C and then compiled for the embedded processor. Sometimes they are modified by hand to incorporate countermeasures (fault attacks, etc.), but care must be taken to ensure that this does not disrupt normal program execution and that the countermeasure is actually adequate for blocking the attacks.In the process, it is[…]-
SemSecuElec
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Fault injection
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Formal methods
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Security of Smart Dust: Robust Key Derivation for Single-Chip Systems
Orateur : Sara Faour - Inria
The Smart Dust vision seeks to enable large networks of millimeter-scale wireless sensor nodes that tightly integrate sensing, computation, communication, and power management into a single-chip device. Establishing a robust hardware root of trust for such devices remains challenging, particularly in single, low-cost chip manufacturing processes that lack embedded writable Non-Volatile Memory (NVM[…] -
Securing processor's microarchitecture against SCA in a post-quantum cryptography setting
Orateur : Vincent MIGLIORE - LAAS-CNRS
Hardware microarchitecture is a well-known source of side-channel leakages, providing a notable security reduction of standard cryptographic algorithms (e.g. AES) if not properly addressed by software or hardware. In this talk, we present new design approaches to harden processor's microarchitecture against power-based side-channel attacks, relying on configurable and cascadable building blocks[…]-
SemSecuElec
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Side-channel
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Micro-architectural vulnerabilities
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Onysis: A secure European SoC FPGA
Orateur : Adrien GRASSEIN - Nanoxplore
Developed in collaboration with the DGA, the Onysis project introduces a European SoC FPGA designed to embed advanced hardware security features. This presentation will provide an overview of the Onysis architecture, focusing specifically on its native mechanisms to protect critical systems. We will detail the implementation of its integrated security subsystem, covering the secure boot sequence[…]-
SemSecuElec
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Exposé passé
Étude, caractérisation et détection de verrouillage d'anneaux oscillants utilisés dans les générateurs de nombres aléatoires.
Orateur : Eloise Delolme - LabHC
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SemSecuElec
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TRNG
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