Description
Les générateurs de nombres aléatoires matériels basés sur des oscillateurs en anneau (RO-TRNGs) exploitent le jitter d’horloge comme source d’aléa afin de produire des séquences de bits aléatoires. Parmi ces architectures, le MURO-TRNG repose sur un modèle stochastique complexe qui suppose notamment l’indépendance des oscillateurs. Toutefois, dans la pratique, les oscillateurs en anneau sont sensibles à leur environnement (tension d’alimentation, température, logique environnante, couplages physiques, etc.), ce qui peut modifier leur fréquence d’oscillation libre et conduire au verrouillage des oscillateurs, remettant en cause cette hypothèse fondamentale.
Cette présentation reprend d'un côté les principaux résultats de l'étude empirique permettant d'identifier les facteurs favorisant l'apparition du verrouillage afin d'établir des recommandations d'implantation.
D'un autre côté, une nouvelle métrique de détection est proposée afin de pallier les limitations des métriques issus de l'état de l'art. La notion d'influence mutuelle, plus large que le verrouillage total, est introduite. La métrique vérifie l'uniformité des différences de phases sur la période grâce à un test statistique d'adéquation à une loi uniforme. Elle permet de détecter avec précision des rapports de fréquences défavorables à la génération d'aléa, qu'ils soient présent dès la conception ou qu'ils résultent d'une dégradation suite à une attaque ou une influence mutuelle d'origine physique.
Enfin, la faisabilité de l'embarquement de cette méthode est étudiée. Une solution basée sur le lemme d'empilement est proposée, permettant une détection efficace des phénomènes d'influence mutuelle et des rapports de fréquences problématiques pour la génération d'aléa entre différentes paires d'oscillateurs échantillonnés.
Présentation en Français (slides en Anglais)
Talk in French (slides in English)
Infos pratiques
Prochains exposés
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Securing processor's microarchitecture against SCA in a post-quantum cryptography setting
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Hardware microarchitecture is a well-known source of side-channel leakages, providing a notable security reduction of standard cryptographic algorithms (e.g. AES) if not properly addressed by software or hardware. In this talk, we present new design approaches to harden processor's microarchitecture against power-based side-channel attacks, relying on configurable and cascadable building blocks[…]-
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Onysis: A secure European SoC FPGA
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Using High Level Profiling Data to Early Assess the Fault Tolerance of Complex Digital Components
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