Description
Cet exposé présente la conception par interprétation abstraite, d'un outil automatique et efficace de vérification de circuits, décrits dans le langage VHDL.<br/> Dans un premier temps, une formalisation, aussi concise que possible, de l'algorithme de simulation de VHDL sera présentée. Un algorithme d'analyse statique sera dérivé de façon systématique de cette sémantique. Etant donnée une description VHDL, pas forcément synthétisable, cet algorithme calcule un sur-ensemble de tous les états atteints lors d'une simulation quelconque de la description. Le compromis précision/efficacité de l'algorithme d'analyse peut être réglé par le choix des contraintes utilisées pour représenter les sur-ensembles d'états calculés. Enfin, une application de l'analyse à la preuve d'un circuit de codage et décodage de code correcteur d'erreur sera présentée. Dans ce cas, les contraintes affines entre variables seront utilisées.
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Oblivious Transfer from Zero-Knowledge Proofs (or how to achieve round-optimal quantum Oblivious Transfer without structure)
Speaker : Léo Colisson - Université Grenoble Alpes
We provide a generic construction to turn any classical Zero-Knowledge (ZK) protocol into a composable oblivious transfer (OT) protocol (the protocol itself involving quantum interactions), mostly lifting the round-complexity properties and security guarantees (plain-model/statistical security/unstructured functions…) of the ZK protocol to the resulting OT protocol. Such a construction is unlikely[…]-
Cryptography
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