Description
Cet exposé présente la conception par interprétation abstraite, d'un outil automatique et efficace de vérification de circuits, décrits dans le langage VHDL.<br/> Dans un premier temps, une formalisation, aussi concise que possible, de l'algorithme de simulation de VHDL sera présentée. Un algorithme d'analyse statique sera dérivé de façon systématique de cette sémantique. Etant donnée une description VHDL, pas forcément synthétisable, cet algorithme calcule un sur-ensemble de tous les états atteints lors d'une simulation quelconque de la description. Le compromis précision/efficacité de l'algorithme d'analyse peut être réglé par le choix des contraintes utilisées pour représenter les sur-ensembles d'états calculés. Enfin, une application de l'analyse à la preuve d'un circuit de codage et décodage de code correcteur d'erreur sera présentée. Dans ce cas, les contraintes affines entre variables seront utilisées.
Prochains exposés
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Endomorphisms via Splittings
Orateur : Min-Yi Shen - No Affiliation
One of the fundamental hardness assumptions underlying isogeny-based cryptography is the problem of finding a non-trivial endomorphism of a given supersingular elliptic curve. In this talk, we show that the problem is related to the problem of finding a splitting of a principally polarised superspecial abelian surface. In particular, we provide formal security reductions and a proof-of-concept[…]-
Cryptography
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