Description
Cet exposé présente la conception par interprétation abstraite, d'un outil automatique et efficace de vérification de circuits, décrits dans le langage VHDL.<br/> Dans un premier temps, une formalisation, aussi concise que possible, de l'algorithme de simulation de VHDL sera présentée. Un algorithme d'analyse statique sera dérivé de façon systématique de cette sémantique. Etant donnée une description VHDL, pas forcément synthétisable, cet algorithme calcule un sur-ensemble de tous les états atteints lors d'une simulation quelconque de la description. Le compromis précision/efficacité de l'algorithme d'analyse peut être réglé par le choix des contraintes utilisées pour représenter les sur-ensembles d'états calculés. Enfin, une application de l'analyse à la preuve d'un circuit de codage et décodage de code correcteur d'erreur sera présentée. Dans ce cas, les contraintes affines entre variables seront utilisées.
Prochains exposés
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Séminaire C2 à INRIA Paris
Emmanuel Thomé et Pierrick Gaudry Rachelle Heim Boissier Épiphane Nouetowa Dung Bui Plus d'infos sur https://seminaire-c2.inria.fr/ -
Attacking the Supersingular Isogeny Problem: From the Delfs–Galbraith algorithm to oriented graphs
Orateur : Arthur Herlédan Le Merdy - COSIC, KU Leuven
The threat of quantum computers motivates the introduction of new hard problems for cryptography.One promising candidate is the Isogeny problem: given two elliptic curves, compute a “nice’’ map between them, called an isogeny.In this talk, we study classical attacks on this problem, specialised to supersingular elliptic curves, on which the security of current isogeny-based cryptography relies. In[…]-
Cryptography
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