BITFLIP 2025 : CyBer, reliability and Tolerance of FauLts in electronic components

Description

Infos pratiques

• Date

  Du 19 novembre 2025 au 20 novembre 2025 (09:00 - 18:00)
• Emplacement

  Couvent des Jacobins , 20 Place Saint-Anne, 35000 Rennes (France) - Metro lines A & B - Station : Place Saint-Anne
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Programme du Mercredi 19 novembre

• 09:00 - 09:25

  Introduction

• 09:25 - 10:10

  Keynote : Régis LEVEUGLE, TIMA Grenoble

  Titre : "Durcissement par conception des systèmes intégrés numériques : depuis les objectifs de Fiabilité et Innocuité vers la Sécurité – Ecueils et défis"

  Abstract : Avec la numérisation généralisée de nombreuses fonctions et la multiplication des infrastructures et terminaux numériques interconnectés, de plus en plus d'applications critiques doivent s'appuyer sur une électronique de confiance, et en particulier sur des systèmes intégrés sûrs. 

  Les préoccupations en matière de sûreté ont évolué depuis la fiabilité et la disponibilité vers les contraintes d'innocuité et, aujourd'hui, des exigences croissantes en matière de sécurité matérielle, avec des applications dans le domaine automobile ou les systèmes de contrôle industriel, mais aussi dans l'aérospatiale, la santé ou la défense. Ajouter la sécurité à la fiabilité et à l'innocuité est souvent perçu comme une complémentarité sans heurts. Or, des antagonismes existent en réalité lors de la conception du système. Les flots de conception habituels se concentrent principalement sur les compromis ressources/performance/énergie, la fiabilité étant principalement prise en compte du point de vue des process de fabrication. 

  Les concepteurs doivent aller au-delà des flots automatisés pour garantir la fiabilité et/ou l'innocuité en cas de perturbations sur le terrain, par exemple en cas d'inversion de bits pendant les calculs. Un tel durcissement par conception ajoute des mécanismes de protection qui peuvent également contribuer à contrer certaines attaques malveillantes. Malheureusement, pour plusieurs raisons, les mécanismes habituels ne suffisent pas à garantir la sécurité matérielle. Ils peuvent même être contre-productifs dans certains cas. 

  Cette présentation résumera et illustrera les principaux écueils et mettra en évidence les défis auxquels sont confrontés les concepteurs lorsqu'ils cherchent à garantir à la fois fiabilité/innocuité et sécurité contre les attaques matérielles. Des exemples pratiques montreront que des visions trop optimistes peuvent compromettre le niveau de confiance du système global et que la prise en compte des contraintes de sécurité matérielle ajoute de nombreuses exigences et préoccupations dans l'ensemble du flot de conception, même lorsque la sûreté est déjà prise en compte. 

  Cette présentation se concentrera principalement sur le durcissement matériel, mais les principales préoccupations et exigences qui seront discutées s'appliquent également aux logiciels embarqués.

• 10:10 - 10:30

  Session Posters

• 10:30 - 11:00

  Pause café

• 11:00 - 11:20

  Antoine BOUVET, ANSSI & Guenaël RENAULT, ANSSI

  Titre : "Threat Assessment of Fault Injection Attacks"

  Abstract :  In the context of security evaluations (e.g., Common Criteria), it is essential to accurately assess the level of expertise and the basic equipment required to carry out attacks. In this presentation, we will highlight the current developments in these two aspects within the context of fault injection attacks.

• 11:20 - 11:40

  Ziling LIAO, LIRMM Montpellier

  Titre : "Body Bias Injection on the FLASH Memory Accelerator of a 32-bit Microcontroller : fault model"

  Abstract : Program flow attacks involve disrupting the flow of instruction  execution in microcontrollers (MCUs), thereby threatening their operation. While traditional studies focus on program counter or instruction corruptions within pipelines, little attention has been paid to the stages between FLASH memory and the CPU, such as memory accelerators. 

  Body Bias Injection (BBI) is a fault injection  technique in which a voltage pulse is applied to the backside of an integrated circuit, i.e. its substrate, causing localized disruptions in the power network. Despite its proven effectiveness in inducing transient faults, to the best of our knowledge, there is no information on its impact on MCU program flow. 

  Within this context, this paper demonstrates that BBI can efficiently disrupt MCU program flow, causing entire instruction lines to be skipped or repeated. It also shows that the most sensitive part of the MCUs against BBI is likely to be the memory accelerator rather than the processor itself.

• 11:40 - 12:00

  Leticia Maria BOLZANI POEHLS, IHP

  Titre : "Reliability Assessment of Emerging Technology-Based Applications"

  Abstract : The use of emerging technologies, such as Resistive RAM (ReRAM), Phase-Change Memory (PCM), Spin-Transfer Torque Magnetic Memory (STT-MRAM), and Ferroelectric FET (FeFET), receive a lot of interest from academia and industry due to their attractive properties. These technologies can implement dense, fast, and non-volatile memories as well as AI circuits. 

  However, mass production is still limited, because these technologies suffer from quality and reliability issues that need to be addressed after manufacturing and during lifetime. In more detail, emerging technology-based circuits are susceptible to not only manufacturing, but also time-dependent deviations that can significantly affect their reliability during lifetime due to in-field faults. 

  In this context, this talk aims to present a holistic view on the root causes of quality and reliability issues, their impact on the circuit’s behavior, and possible reliability assessment strategies. 

  Finally, this talk allows attendees to understand how fault injection campaigns should be performed in order to guarantee a realistic reliability assessment of AI applications, assuming different abstraction levels. .

   

• 12:00 - 13:30

  DEJEUNER

• 13:30 - 14:10

  Keynote : Jean Max DUTERTRE, Mines Saint-Etienne

  Titre : "Détecter les Attaques par Injection de Fautes au moyen de Capteurs – Retours
  d’expérience"

  Abstract : L’injection de fautes dans un circuit intégré est la conséquence d’une perturbation de ses
  conditions nominales de fonctionnement ou de l’exposition à un stress laser ou EM. Ces
  perturbations peuvent être détectées au moyen de capteurs dédiés chargés de lever une alarme
  indiquant qu’une attaque est potentiellement en cours. 

  Cette présentation décrit la mise au point
  et l’évaluation expérimentale de capteurs numériques d’attaques par injection de fautes par
  illumination laser ou perturbation EM. Elle présente les retours d’expériences obtenus lors de
  leur étude. Les faiblesses et les forces des capteurs considérés sont décrites et mises en relation
  avec les phénomènes physiques associés.

• 14:10 - 14:30

  Gwenn LE GONIDEC, Lab-STICC, Université Bretagne Sud

  Titre: "Energy Management Mechanisms Create Security Risks for Application SoCs"

  Abstract : The increasing use of application SoCs for sensitive applications has driven the study of hardware attacks that adapt techniques traditionally used against secure components to these new targets. These attacks generally require physical access to the system. However, the complexity of application SoCs creates a new attack surface at the boundary between software and hardware. New attack vectors are emerging, making it possible to launch hardware attacks with only software access to the victim system, thus enabling remote execution.

  Energy management systems represent such a vulnerability. In 2017, the ClkScrew attack demonstrated that it is possible to perform fault injection by manipulating voltage regulation interfaces, allowing access to resources otherwise inaccessible from the Trusted Execution Environment (TEE). Major TEEs, such as Arm TrustZone and Intel SGX, have implemented countermeasures that hinder the optimal use of energy management mechanisms. New countermeasures proposed in the literature offer interesting perspectives but lack concrete implementations.

  In this presentation, we will provide an overview of remotely feasible energy-based attacks on application SoCs, focusing on recent cross-component attack methods based on the physical properties of the power distribution network. We will also discuss ongoing work to protect TEEs against these threats. Additionally, we will explore how these attacks impact the operational safety of systems and propose avenues for improving the resilience of application SoCs against these threats.

• 14:30 - 14:50

  Kevin HECTOR, CEA - Mines Saint Etienne

  Titre : "Hardware parameter-based adversarial attacks against DNN models."

  Abstract : La sécurité des modèles d’intelligence artificielle a vu sa surface d’attaque accroître significativement avec le déploiement massif de modèles de plus en plus complexe sur une multitude de plateformes matérielles. Parmi les nombreux vecteurs d’attaques, ceux qui exploitent directement des manipulations des paramètres entraînables des modèles attirent beaucoup d’attention (parameter-based adversarial attacks), tant à l’inférence, qu’à l’apprentissage, voire au déploiement. 

  Dans cette présentation, nous proposons un panorama des ces attaques en nous interrogeant sur leur application réelle dans des systèmes complexes (e.g., federated learning) et les mécanismes de défenses.

• 14:50 - 15:10

  Paul GRANDAMME, Laboratoire Hubert Curien - Saint Etienne

  Titre: "Fault injection attacks on unpowered devices"

  Abstract : Fault injection attacks are a widely used technique for evaluating the security of integrated circuits. Most such attacks target powered devices, where active sensors can detect and trigger protection mechanisms. However, these sensors are only effective when the circuit is powered.

  As part of the ANR POP project, this study investigates the vulnerability of unpowered circuits, where said sensors become ineffective. We developed new attack techniques that exploit permanent faults injected into Flash memory using laser and X-ray irradiation.

  The precision of the laser makes it possible to exploits the injected faults in a Persistent Fault Analysis scenario that disrupts the AES algorithm.

  Our findings highlight the need to re-evaluate current security mechanisms in light of this emerging class of attacks targeting unpowered devices.

• 15:10 - 15:30

  Florent MANNI, CNES - Clément COGGIOLA, CNES - Mickaël BRUNO, CNES

  Titre : "-    Comment se prémunir du premier attaquant dans l’espace : l’environnement radiatif"

  Abstract : Le développement de systèmes embarqués critiques nécessite une bonne connaissance du terrain. Les contraintes de consommation, de masse et téléopération sont les plus « communes » dans ces développements.  

  Dans l’espace, à ces contraintes, se rajoute des problématiques de dissipation thermique (dû à absence d’air et donc de convection), de maintenance en vol et de radiations. Ces dernières provoquent des disfonctionnements imprévisibles (upset, latchup, perte de performance).

  Après une brève introduction sur l’environnement radiatif, cette présentation portera sur les techniques de mitigations utilisées et les différents moyens pour les valider. Des exemples concrets de développements de cartes électroniques seront utilisés pour illustrer le propos.

• 15:30 - 16:00

  Pause café

• 16:00 - 16:20

  Laurent MAINGAULT, CESTI CEA

  Titre : "Attaques par rayons X sur des dispositifs à nœuds technologiques 28 nm"

  Abstract : In 2017, ionizing radiation, specifically X-rays, was first demonstrated as a means to attack integrated circuit, with sufficient precision to localize and target single memory bits for further exploitation. This presentation will introduce recent advancements in applying this technique to more advanced technology nodes and targets beyond memory cells, focusing in particular on the practical applications of such attacks for security evaluations.

• 16:20 - 16:40

  Guillaume BOURG-CAZAN, Microchip

  Titre : "Non-Volatile Memories issues against space radiative environment"

  Abstract : Présentation des différents effets pouvant entraîner des corruptions dans une mémoire non volatile sous l’impact de particules chargées. Cette présentation s’appuie sur l’expérience acquise par Microchip sur de nombreux produits destinés au secteur spatial.
  Elle expose également les méthodes de test permettant de caractériser ces effets, ainsi que les solutions de contournement envisageables.
   

• 16:40 - 17:00

  Wilfread GUILLEME, IRISA - Inria

  Titre : "Atténuation hybride des fautes dans les réseaux de neurones fondée sur la sensibilité directionnelle et positionnelle des bits"

  Abstract : Cette présentation introduit SFI4NN, un environnement d’injection statistique de fautes conçu pour analyser la sensibilité au niveau des bits dans des réseaux de neurones quantifiés en virgule fixe. Elle présente également VANDOR, une stratégie matérielle à faible complexité, fondée sur l’observation que ces réseaux sont généralement moins sensibles aux fautes rapprochant les valeurs vers zéro. 

  Enfin, nous proposons un schéma de protection hybride combinant les techniques TMR, VANDOR et l’absence de protection, appliquées de manière homogène aux bits de chaque paramètre. Cette stratégie peut varier d’une couche à l’autre. Leur combinaison permet un ajustement fin de la fiabilité, tout en facilitant l’identification de compromis optimaux de type Pareto entre résilience accrue et coût matériel minimal.

• 17:00 - 17:20

  Kévin QUENEHERVE, Lab-STICC - Université Bretagne Sud

  Titre : "Exploring Fault Injection Attacks on CVA6 PMP Configuration Flow"

  Abstract : Fault injection attacks pose a critical threat to embedded systems, especially when they target memory protection mechanisms such as Physical Memory Protection (PMP) in RISC-V processors. Techniques like clock glitching can alter the configuration registers of the PMP mechanism in RISC-V cores, leading to various fault effects such as bit-flips, bit resets, set, and more.

  In this work, we experimentally demonstrate that the PMP mechanism in a RISC-V core is vulnerable to such attacks. We show that by carefully tuning the injection parameters, an attacker can reliably reproduce specific fault effects. This fine-grained fault characterization not only enables more targeted attacks but also guides the design of efficient and appropriate countermeasures.

• 17:20 - 17:40

  Paolo MAISTRI, TIMA Genoble

  Titre : "FPGA Assessment Methodology of Adverse X-Ray Effects on Secure Digital Circuits"

  Abstract : Recent research demonstrates the feasibility of X-Ray attacks. Unlike traditional fault injection methods, X-Rays offer precise spatial targeting because of their short wavelength and high penetration power. 

  This allows attackers to selectively target specific regions within a device, from individual transistors to larger blocks. This necessitates a new perspective on hardening techniques, requiring designers to consider the impact of X-Ray irradiation on both fault injection and power consumption. 

  In this talk, we will present how X-Rays can be used to alter the behavior of the system, and lead to enhancing side channel leakage or altering cryptographic primitives implemented on programmable devices.

• 17:40 - 18:00

  Annachiara RUOSPO, Politecnico di Torino - Italy

  Titre : "Estimating AI Systems Failure Rates via Statistical Fault Injection: Trade-offs Between Conservative and Iterative Approaches"

  Abstract : The increasing complexity of state-of-the-art computing systems makes reliability assessment methods both computationally demanding and often incompatible with practical timing constraints. Fault Injection (FI) remains one of the most widely used techniques for evaluating the reliability of safety-critical systems. 

  However, with modern hardware comprising billions of transistors and artificial intelligence (AI) models involving trillions of parameters, exhaustively injecting faults across the entire system is unfeasible. Statistical Fault Injection (SFI) addresses this challenge by injecting a representative subset of faults to estimate failure rates within defined error margins and confidence levels.

  This talk will present current methodologies for estimating failure rates in AI systems, focusing on both conservative and iterative SFI approaches. The effectiveness and trade-offs of these techniques will be evaluated using state-of-the-art deep neural network models, with the accuracy of the proposed SFIs benchmarked against results from exhaustive FI campaigns.

Programme du Jeudi 20 novembre

• 09:00 - 09:20

  Gilles GASIOT, ST Microelectronics

  Titre : "Présentation générale de la plateforme spatiale STMICROELECTRONICS en 28 nm-FDSOIof STMICROELECTRONICS Space platform in 28nm-FDSOI"

  Abstract : STMicroelectronics propose des technologies et des plateformes de conception pour permettre le développement d’ASIC destiné aux applications spatiales ou de souveraineté.

  Cet exposé présentera notre plateforme la plus récente, la plus intégrée et la plus performante : la plateforme spatiale 28nm FDSOI. 

  Cet aperçu présentera le contenu de la plateforme (plus de 100 IP) ainsi que les qualifications, la modélisation propriétaire, les mesures de durcissement utilisés pour la mettre en œuvre.

• 09:20 - 09:50

  Alp KILIC, NanoXplore - Alejandro ACUNA URENA, ONERA - Joseph PATUREL, Inria - Florent MILLER, Nuclétudes

  Titre : "Évaluation d'un FPGA dans un environnement hautement radiatif"

  Abstract : Stay tuned

• 09:50 - 10:10

  Adrien GRASSEIN, NanoXplore

  Titre : "Onysis : European Secure SoC FPGA"

  Abstract : Onysis is a European SoC FPGA that targets defence application. It embeds several security functions in a modular way that helps you to define the product that matches your use case. Let’s have a dive together in this European component.

• 10:10 - 10:30

  Romain WACQUEZ, CEA LETI

  Titre : "La ligne Pilote FAMES: la sécurité par la technologie pour les composants en FD-SOI 10nm"

  Abstract : Pour assurer la souveraineté européenne dans l’industrie du semi-conducteur, l’European Chip Act soutient et finance la création de 5 lignes pilotes visant à permettre le développement et le déploiement de technologies de semi-conducteurs de pointe, et nœud technologique à venir. Une des 5 lignes pilotes est FAMES, dotée de 830 M€ (OPEX et CAPEX), conduite par le CEA Leti, et vise le développement des technologies 3D, mémoires non volatiles, composants pour la RF mais aussi les technologies pour le numérique FD-SOI 10nm et 7 nm. Mais, tel que mentionné dans le chip act, la sécurité est devenue un enjeu majeur pour cette souveraineté. 

  Exploitant des vulnérabilités matérielles propres aux technologies silicium, le coût de la sécurité pourrait être réduit si les risques associés aux attaques physiques (en premier lieu les injections de fautes laser) étaient pris en compte dans le développement de la technologie silicium. C’est ce que nous proposons de conduire dans FAMES. A partir des propriétés de sécurité déjà avantageuses des technologies FD-SOI en production aujourd’hui (28nm et 22nm), nous voulons donner aux technologies FD-SOI 10nm (et au-delà) des propriétés de sécurité intrinsèques, et faire de la sécurité un différentiant dans les technologies semiconducteur en Europe demain. 

  Nous verrons aussi comment travailler en amont à la modélisation physique d’un attaquant peut soutenir des jumeaux numériques pour la vérification formelles de systèmes numériques vis-à-vis de l’injection de faute (projet TWINSEC, programme AUDACE ! du CEA)

• 10:30 - 11:00

  Pause café

• 11:00 - 11:20

  Lucas ROQUET, IRISA

  Titre : "Évaluation de la Fiabilité à Double Niveau et Durcissement Efficace des Grands Vision Transformers"

  Abstract : Les Vision Transformers (ViTs) sont des modèles d’apprentissage automatique (ML) particulièrement précis. Cependant, leur grande taille et leur complexité augmentent le taux d’erreurs attendu en raison des fautes matérielles. Mesurer le taux d’erreurs des grands modèles ViT est un défi, car les simulations conventionnelles de fautes microarchitecturales peuvent nécessiter des années pour produire des données statistiquement significatives.

  Ce travail propose une évaluation à deux niveaux, basée sur des données collectées au cours de plus de 70 heures d’expérimentations par irradiation par neutrons et plus de 600 heures de simulation logicielle de fautes. Nous considérons 12 modèles ViT exécutés sur 2 architectures GPU NVIDIA. Nous commençons par caractériser le modèle de fautes dans les opérations des ViTs afin d’identifier les fautes les plus susceptibles de se propager jusqu’à la sortie. Nous concevons ensuite des méthodes dédiées, intégrées de manière efficace aux ViTs, pour localiser et corriger ces fautes. Nous proposons MaxiMum corrupted values (MaxiMals), une solution de mitigation à faible coût, ajustée expérimentalement, pour réduire l’impact des fautes transitoires sur les ViTs. Nous démontrons que MaxiMals permettent de corriger 90,7% des défaillances critiques, avec surcoût temporel d’exécution aussi faible que 5,61%.

• 11:20 - 11:40

  Olivier POTIN, Mines Saint Etienne

  Titre : "Code Encryption for Confidentiality and Execution Integrity down to Control Signals"

  Abstract : Embedded devices face software and physical fault injections to either extract or tamper with code in memory. The code execution and code intellectual property are threatened.

  Some existing countermeasures provide Control Flow Integrity (CFI) with the confidentiality and integrity of the instructions by chaining all of them through a cryptographic encryption primitive. While tampering with instructions in memory is prevented, fault injection attacks can still target the microarchitecture.

  In this work, we introduce a new scheme by chaining the instructions through an encryption with associated control signals. This provides additional authenticity and integrity properties down to the control signals of the microarchitecture’s pipeline. The instructions are stored encrypted in memory. At runtime, prior to being executed, the fetched instructions are decrypted depending on the control signals in the pipeline and all the previously decrypted instructions. In case of fault injections, targeting either instructions or control signals, the decryption process fails and generates random instructions, instead of the original ones. This quickly leads to an invalid instruction exception: the fault attack is thwarted.

  Our scheme was implemented on FPGA, into the 4-stage pipeline of the RISC-V CV32E40P core, using Ascon for encryption/decryption. When running and validating Embench program executions, we observed at least: a LUT overhead of 28.9%, a reduction of the maximum core frequency of about -29.6%. While patches have to be stored, there is neither clock cycle overhead.

• 11:40 - 12:00

  Patrice BENARD, 3D+

  Titre : "Radiation tolerant electronic and Anti-tamper technology for harsh environment"

  Abstract : For more than 30 years in Space and Defense, 3D PLUS develop and produce 3D electronic modules for harsh environment requiring miniaturization and high reliability.
  With over 220 000 components in Space, 3D PLUS provides various electronic components such as
  memories, interfaces, protection devices, power solutions, mitigation solutions, cameras, and custom
  SiPs.

  3D PLUS serves the global space industry for various applications and it is expanding continuously with
  products launched in space every month in GEO, MEO, and LEO orbits, for deep space exploration
  missions, for satellite constellation fleets, and for governmental missions.
  3D PLUS provides different very flexible Stack Technology Flows qualified for Space and that can be
  used for the design of various styles of SiPs on Ground or in Space:

  -  Standard Packages Stack
  - Flex Process – Die Stack
  - Flex Process – SiP Stack (Heterogeneous components and mixed technology
  - stacks)
  - Wafer Level Stack -WDoD

  This technology can be used to develop Digital, Analog, Power, RF and mixed signals electronics. The
  SiP modules can be shaped with various form factors and can be delivered with several I/Os types.
  3D PLUS has developed anti-tamper technology to protect our SiPs from unauthorized access,
  alteration or interference. Our modules embeds different technics such as hidden critical signals, Mesh,
  active detection and passive protection.

  3D PLUS has a strong experience in shortage and obsolescence management for long term military
  programs. In case of EOL, our stock of components covers more than 10 years of customer needs.
  A full qualification is performed to ensure high reliability.

• 12:00 - 13:30

  Déjeuner

• 13:30 - 13:50

  Marion LE PENVEN, Airbus Defence and Space

  Titre : "NG-Ultra Application Development Ecosystem"

  Abstract : Le NG-Ultra, le premier FPGA + System-on-Chip (SoC) européen 100 % résistant aux radiations, est désormais disponible sur le marché. Dans un composant aussi complexe, un écosystème mature et exhaustif est un facteur clé pour son application industrielle. Dans notre contexte actuel, aucune industrie ne peut se permettre de repartir de zéro pour chaque nouveau projet avec tout le codage des blocs fonctionnels matériels (HW) pour un FPGA de 500k LUT et l'implémentation logiciel (SW) des 4 cœurs de traitement. Les temps de développement et les coûts seraient trop élevés. Ainsi, depuis plus de 5 ans maintenant, Airbus Defence and Space (ADS) s'est concentré sur la construction d'un écosystème complet avec NanoXplore (NX). Cela inclut :

  Logiciel de bas niveau générique pour les différents modules du SoC et pour le démarrage du SoC

  Outils d'intégration et de débogage logiciels, utilisant l'environnement ARM et des sondes de débogage externes

  Un ensemble complet de blocs VHDL (IP) communs à toutes les applications basées sur NG-Ultra et leurs packages logiciels de bas niveau associés. Cet ensemble d'IP vise également à standardiser l'interface SoC/FPGA et l'interface HW/SW pour toutes les futures applications ADS.

  Scripts et méthodes d'analyse manuelle conçus par ADS pour automatiser le placement et le routage et pour exploiter au maximum la nouvelle chaîne d'outils Impulse. Au-delà de la cible NG-Ultra, la plupart des blocs IP VHDL et des scripts sont directement réutilisables sur le FPGA Ultra-300 de NX, car il a la même architecture et le même nœud technologique de silicium. De plus, la plupart des IP VHDL sont également réutilisables sur d'autres cibles FPGA, aidant à construire rapidement un code de base pour la plupart des futures applications ADS.
   

• 13:50 - 14:10

  Stéphane BAUDRAND, MBDA

  Titre : "Virtual Platform for Simulation-based Heterogenous System-On-Chip Verification and Validation"

  Abstract : Increasing heterogeneity of System-On-Chips has led to an exponential increase of the complexity of verification and validation steps before the tape-out, in addition to inherent planning and cost challenges of ASIC design. To get the right balance between time, cost and quality, we have to rely more and more on co-simulation environments, aggregating different levels of abstraction and various types of models. It takes into account the nature of elements simulated and the associated objectives, from low-level post place and route netlists up to solutions such as Instructions Set Simulators or models (Matlab, C, etc.) and from basic unitary verification up to complex operational scenarios.

  In this presentation, we introduce a simulation virtual platform developed by MBDA in the context of the verification and the validation of a complex System-On-Chip. This platform guarantees our ability to perform cycle and bit accurate simulations through a common scripted environment, managing the heterogeneity of the ASIC and the different types of models (from netlists embedding timing constraints up to simulation models).

  The environment also integrates some other features such as: a save and restore capability, enabling to multiply the number of scenario while saving associated simulation time, the ability to completely customize the context, filling for instance the memories, and a way to automise test sanctions, considering results expected at interfaces but also internally (like internal memories content).

  Thanks to this platform, we considerably increased our level of confidence in a reasonable time before the tape-out, and even accelerated integration steps of the component by anticipating some activities.
   

• 14:10 - 14:30

  Nicolas VAN SPAANDONCK, Wind River

  Titre : "Améliorez la robustesse de votre logiciel embarqué par l'injection de défauts matériels dans la plateforme virtuelle Simics"

  Abstract : En complément des tests matériels en environnement radiatif, en particulier pour l'industrie aérospatiale, l'usage d'une plateforme virtuelle simulant le matériel apporte de nombreux bénéfices, de la conception au déploiement.

  Une plateforme virtuelle telle que Simics permet notamment d'accroître la fiabilité et la sécurité du logiciel embarqué en permettant l'exécution de tests difficiles à réaliser sur le véritable matériel, comme l'injection de fautes matérielles non seulement en mémoire mais aussi sur les périphériques de communication des system-on-chip complexes.

• 14:30 - 14:50

  Mathieu JAN, CEA LIST - Damien COUROUSSE, CEA LIST

  Titre : "Analyse de la robustesse des microarchitectures face aux attaques par injection de fautes"

  Abstract : Des recherches récentes soulignent la nécessité d’analyser les effets des fautes au niveau de la microarchitecture des processeurs afin de comprendre pleinement les conséquences de telles attaques au niveau logiciel. Dans cette optique, cette présentation introduira notre méthodologie pré-silicium, exhaustive et automatisée, capable de modéliser les interactions entre les niveaux matériel et logiciel, ainsi que les résultats récents obtenus. À l’aide de techniques formelles de vérification, cette méthodologie nous a par exemple permis d’identifier une nouvelle vulnérabilité dans le cœur sécurisé d’OpenTitan. Nous conclurons par quelques perspectives, notamment l’exploitation de modèles de fautes issus de caractérisations expérimentales, en vue d’analyses combinées aux niveaux microarchitectural et logiciel.

• 14:50 - 15:10

  Laurent LE BRIZOUAL, IETR - Université de Rennes

  Titre : "Simulation TCAD d’injection de faute laser"

  Abstract : Durant une attaque par injection laser sur un ensemble de composant l’effet physique principal est l’effet photoélectrique qui a pour conséquence la création de paires électron-trou. Nous utilisons principalement un laser d'une longueur d'onde de 1064 nm qui permet d’obtenir une bonne transmission du faisceau à travers le silicium tout en permettant une création significative de paires électrons tous.

  Nous étudierons donc diverses architectures de transistor unitaires MOSFET et des portes logiques, telles que l’inverseur et le buffer soumis à un faisceau laser en utilisant une modélisation TCAD 2D. Le but de cette simulation est de reproduire les photo-courants induits dans le dispositif. Nous avons mis en évidence un seuil de puissance laser qui sera confronté avec les résultats de la littérature.

• 15:10 - 15:30

  Luc NOIZETTE, Nuclétudes

  Titre : "Using High Level Profiling Data to Early Assess the Fault Tolerance of Complex Digital Components"

  Abstract : Cette présentation met en lumière une nouvelle méthodologie basée sur un profilage applicatif à haut niveau d’abstraction qui permet d’estimer la tolérance aux fautes de composants complexes  sans prendre en compte les détails de l’architecture du CPU.

  Un facteur de décote basé uniquement sur des métriques de profilage est calibré à l’aide de données de tolérance aux fautes obtenu pour un set de programmes.

  Cette approche a été appliquée à un set de programmes s’exécutant sur un processeur softcore RISC-V. Les estimations obtenues à l’aide de cette méthodologie sont comparées à de réelles mesures obtenues lors de campagnes de test sous faisceau de neutrons.

• 15:30 - 16:00

  Pause café

• 16:00 - 16:20

  Jean Max DUTERTRE, Mines Saint-Etienne

  Titre : "Trahi par les photons – De l’analyse des émissions de photons d’un circuit à des fins
  d’injection de fautes par laser"

  Abstract : La microscopie à émission photonique (PEM) se distingue des autres techniques d’analyse par
  canaux auxiliaires car elle peut fournir à un aSaquant une vue complète des opérations internes d'un circuit intégré. Elle est un outil d'analyse de défaillances usuel, mais elle peutégalement être utilisée à des fins d'attaque.
  La PEM peut être réalisée à travers la face arrière d'un circuit intégré, les photons émis par les transistors actifs de la cible se propagent bien à travers le substrat de silicium. Les photons sont ensuite capturés par une caméra InGaAs (ou CCD) pour produire une carte d'émission de photons qui révèle l'emplacement des blocs logiques actifs de la cible. La PEM est donc un puissant outil d'observation sans contact de la face arrière, qui permet d’observer l'ensemble d’un circuit. Elle peut être utilisé pour localiser des points d'intérêt afin de faciliter d'autres attaques matérielles telles qu'une attaque par injection de fautes par laser.
  Cet exposé traitera de l'utilisation de la PEM pour localiser les registres d'un microcontrôleur dans le but de faciliter son attaque par injection de fautes par laser. Les contraintes et limitations de la PEM seront discutées et les mécanismes d'émission de photons dans les circuits intégrés seront expliqués.

• 16:20 - 16:40

  Edna Rocio FERRUCHO-ALVAREZ, IETR - Université de Rennes

  Titre : "Attacking hardware with photons: laser injection and photo-emission"

  Abstract : Among the different method to attack hardware, the optical way is probably the most precise one. First in the fault injection, laser pulses can target precise area and obtain specific effects. Secondly, for the observation, the photo-emission makes possible to determine with high precision active areas of a die (microcontroller or FPGA) while running a program. I will present ongoing work on laser injection and photoemission on Cyberelec platform.

• 16:40 - 17:00

  Jérémie QUERREUX, DGA MI - Franck SALVADOR, Thalès CESTI

  Titre : "Banc de sonde optique dédié aux analyses sécurité des composants électroniques"

  Abstract : Les techniques de sonde optique sont apparues dans l’industrie de l’analyse de défaillance des circuits intégrés au début des années 2000. Ces techniques se basent sur l’interaction entre un faisceau laser et les structures microélectroniques du circuit ciblé. Cette interaction, qui dépend de l’activité électrique de la structure, va moduler en amplitude et en phase le faisceau réfléchi et ainsi permettre l’analyse du fonctionnement de la structure ciblée. Ces techniques ont remplacé petit à petit les techniques basées sur l’émission photonique (EMMI).
  Depuis peu la littérature scientifique met en avant des travaux liés à la sécurité des circuits intégrés basés sur ces techniques optiques. Une des publications montre notamment comment relire le bitstream déchiffré au sein d’un FPGA Kintex 7 fabriqué en technologie 28nm. Cette présentation montrera les résultats obtenus grâce à la conception d’un banc de probing optique dédié, adapté aux analyses de sécurité.

• 17:00 - 17:10

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